module top_wrap (
  input               clk,
  input               reset,
  output              axi_aw_valid,
  input               axi_aw_ready,
  output     [47:0]   axi_aw_addr,
  output     [4:0]    axi_aw_id,
  output     [7:0]    axi_aw_len,
  output     [2:0]    axi_aw_size,
  output     [1:0]    axi_aw_burst,
  // output     [3:0]    axi_aw_cache,
  // output     [2:0]    axi_aw_prot,
  output              axi_w_valid,
  input               axi_w_ready,
  output     [127:0]  axi_w_data,
  output     [15:0]   axi_w_strb,
  output              axi_w_last,
  input               axi_b_valid,
  output              axi_b_ready,
  input      [4:0]    axi_b_id,
  input      [1:0]    axi_b_resp,
  output              axi_ar_valid,
  input               axi_ar_ready,
  output     [47:0]   axi_ar_addr,
  output     [4:0]    axi_ar_id,
  output     [7:0]    axi_ar_len,
  output     [2:0]    axi_ar_size,
  output     [1:0]    axi_ar_burst,
  // output     [3:0]    axi_ar_cache,
  // output     [2:0]    axi_ar_prot,
  input               axi_r_valid,
  output              axi_r_ready,
  input      [127:0]  axi_r_data,
  input      [4:0]    axi_r_id,
  // input      [1:0]    axi_r_resp,
  input               axi_r_last,
  input      [1:0]    core_in_core_id,
  input      [7:0]    core_in_interrupt,
  input               core_in_ipi
);
	

// wire            axi_aw_valid;
// wire            axi_aw_ready;
// wire   [47:0]   axi_aw_addr;
// wire   [4:0]    axi_aw_id;
// wire   [7:0]    axi_aw_len;
// wire   [2:0]    axi_aw_size;
// wire   [1:0]    axi_aw_burst;
// wire   [3:0]    axi_aw_cache;
// wire   [2:0]    axi_aw_prot;
// wire            axi_w_valid;
// wire            axi_w_ready;
// wire   [127:0]  axi_w_data;
// wire   [15:0]   axi_w_strb;
// wire            axi_w_last;
// wire            axi_b_valid;
// wire            axi_b_ready;
// wire   [4:0]    axi_b_id;
// wire   [1:0]    axi_b_resp;
// wire            axi_ar_valid;
// wire            axi_ar_ready;
// wire   [47:0]   axi_ar_addr;
// wire   [4:0]    axi_ar_id;
// wire   [7:0]    axi_ar_len;
// wire   [2:0]    axi_ar_size;
// wire   [1:0]    axi_ar_burst;
// wire   [3:0]    axi_ar_cache;
// wire   [2:0]    axi_ar_prot;
// wire            axi_r_valid;
// wire            axi_r_ready;
// wire   [127:0]  axi_r_data;
// wire   [4:0]    axi_r_id;
// wire   [1:0]    axi_r_resp;
// wire            axi_r_last;

// wire   [1:0]    core_in_core_id;
// wire   [7:0]    core_in_interrupt;
// wire            core_in_ipi;


Top Top_wrap(
        .clk(clk),
		    .reset(reset),
        .io_axi_aw_valid(axi_aw_valid),
        .io_axi_aw_ready(axi_aw_ready),
        .io_axi_aw_payload_addr(axi_aw_addr),
        .io_axi_aw_payload_id(axi_aw_id),
        .io_axi_aw_payload_len(axi_aw_len),
        .io_axi_aw_payload_size(axi_aw_size),
        .io_axi_aw_payload_burst(axi_aw_burst),
        // .io_axi_aw_payload_cache(axi_aw_cache),
        // .io_axi_aw_payload_prot(axi_aw_prot),
        .io_axi_w_valid(axi_w_valid),
        .io_axi_w_ready(axi_w_ready),
        .io_axi_w_payload_data(axi_w_data),
        .io_axi_w_payload_strb(axi_w_strb),
        .io_axi_w_payload_last(axi_w_last),
        .io_axi_b_valid(axi_b_valid),
        .io_axi_b_ready(axi_b_ready),
        .io_axi_b_payload_id(axi_b_id),
        // .io_axi_b_payload_resp(axi_b_resp),
        .io_axi_ar_valid(axi_ar_valid),
        .io_axi_ar_ready(axi_ar_ready),
        .io_axi_ar_payload_addr(axi_ar_addr),
        .io_axi_ar_payload_id(axi_ar_id),
        .io_axi_ar_payload_len(axi_ar_len),
        .io_axi_ar_payload_size(axi_ar_size),
        .io_axi_ar_payload_burst(axi_ar_burst),
        // .io_axi_ar_payload_cache(axi_ar_cache),
        // .io_axi_ar_payload_prot(axi_ar_prot),
        .io_axi_r_valid(axi_r_valid),
        .io_axi_r_ready(axi_r_ready),
        .io_axi_r_payload_data(axi_r_data),
        .io_axi_r_payload_id(axi_r_id),
        // .io_axi_r_payload_resp(axi_r_resp),
        .io_axi_r_payload_last(axi_r_last),
        .io_core_in_core_id(core_in_core_id),
        .io_core_in_interrupt(core_in_interrupt),
        .io_core_in_ipi(core_in_ipi),

        /// soft fpu
        // .io_soft_fpu_0_info_a(),
        // .io_soft_fpu_0_info_b(),
        // .io_soft_fpu_0_info_c(),
        // .io_soft_fpu_0_info_cat(),
        // .io_soft_fpu_0_info_op(),
        // .io_soft_fpu_0_info_size(),
        // .io_soft_fpu_0_info_prf(),
        // .io_soft_fpu_0_info_rob(),
        // .io_soft_fpu_0_info_brq(),
        // .io_soft_fpu_0_info_fcc(),
        // .io_soft_fpu_0_info_rm(),
        // .io_soft_fpu_0_info_latency(),
        // .io_soft_fpu_0_info_write_type(),
        // .io_soft_fpu_0_valid(),
        //input
        .io_soft_fpu_0_value(128'b0),
        .io_soft_fpu_0_vzoui(5'b0),
        
        // .io_soft_fpu_1_info_a(),
        // .io_soft_fpu_1_info_b(),
        // .io_soft_fpu_1_info_c(),
        // .io_soft_fpu_1_info_cat(),
        // .io_soft_fpu_1_info_op(),
        // .io_soft_fpu_1_info_size(),
        // .io_soft_fpu_1_info_prf(),
        // .io_soft_fpu_1_info_rob(),
        // .io_soft_fpu_1_info_brq(),
        // .io_soft_fpu_1_info_fcc(),
        // .io_soft_fpu_1_info_rm(),
        // .io_soft_fpu_1_info_latency(),
        // .io_soft_fpu_1_info_write_type(),
        // .io_soft_fpu_1_valid(),
        //input
        .io_soft_fpu_1_value(128'b0),
        .io_soft_fpu_1_vzoui(5'b0),

        // .io_soft_fpu_2_info_a(),
        // .io_soft_fpu_2_info_b(),
        // .io_soft_fpu_2_info_c(),
        // .io_soft_fpu_2_info_cat(),
        // .io_soft_fpu_2_info_op(),
        // .io_soft_fpu_2_info_size(),
        // .io_soft_fpu_2_info_prf(),
        // .io_soft_fpu_2_info_rob(),
        // .io_soft_fpu_2_info_brq(),
        // .io_soft_fpu_2_info_fcc(),
        // .io_soft_fpu_2_info_rm(),
        // .io_soft_fpu_2_info_latency(),
        // .io_soft_fpu_2_info_write_type(),
        // .io_soft_fpu_2_valid(),
        //input
        .io_soft_fpu_2_value(128'b0),
        .io_soft_fpu_2_vzoui(5'b0),

        // .io_soft_fpu_3_info_a(),
        // .io_soft_fpu_3_info_b(),
        // .io_soft_fpu_3_info_c(),
        // .io_soft_fpu_3_info_cat(),
        // .io_soft_fpu_3_info_op(),
        // .io_soft_fpu_3_info_size(),
        // .io_soft_fpu_3_info_prf(),
        // .io_soft_fpu_3_info_rob(),
        // .io_soft_fpu_3_info_brq(),
        // .io_soft_fpu_3_info_fcc(),
        // .io_soft_fpu_3_info_rm(),
        // .io_soft_fpu_3_info_latency(),
        // .io_soft_fpu_3_info_write_type(),
        // .io_soft_fpu_3_valid(),
        //input
        .io_soft_fpu_3_value(128'b0),
        .io_soft_fpu_3_vzoui(5'b0)
        );

endmodule : top_wrap